5月25日，2026國(guó)際電路與系統(tǒng)研討會(huì)（ISCAS 2026）在上海舉行，華為公司董事、半導(dǎo)體業(yè)務(wù)部總裁何庭波在題為《半導(dǎo)體新路徑探索與實(shí)踐》的主旨演講中，正式發(fā)表“韜（τ）定律”。這是中國(guó)在全球半導(dǎo)體領(lǐng)域首次提出指導(dǎo)產(chǎn)業(yè)發(fā)展的新原則，旨在破解摩爾定律面臨的物理極限和經(jīng)濟(jì)效益雙重挑戰(zhàn)?！绊w（τ）定律”提出以“時(shí)間（τ）縮微”替代傳統(tǒng)的“幾何縮微”作為半導(dǎo)體與電子系統(tǒng)演進(jìn)的新指導(dǎo)原則。τ是希臘字母，在物理學(xué)中代表時(shí)間常數(shù)，即信號(hào)在電路中傳播所需的響應(yīng)時(shí)間。該定律以系統(tǒng)性降低時(shí)間常數(shù)τ為目標(biāo)，通過(guò)邏輯折疊（LogicFolding）等創(chuàng)新技術(shù)，持續(xù)壓縮信號(hào)傳播時(shí)延，不斷提升晶體管密度，從而實(shí)現(xiàn)半導(dǎo)體與電子系統(tǒng)的持續(xù)演進(jìn)。華為已構(gòu)建貫穿器件、電路、芯片到系統(tǒng)四層級(jí)的協(xié)同優(yōu)化體系，以該體系驅(qū)動(dòng)各層級(jí)性能、能效與晶體管密度的持續(xù)提升。

在發(fā)表演講的同一天，何庭波署名的論文《A Time Scaling Theory for Multi-Layer Electronic Systems》提交至中國(guó)科學(xué)院科技論文預(yù)發(fā)布平臺(tái)，詳細(xì)介紹了“韜（τ）定律”?！绊w（τ）定律”是自登納德縮放定律以來(lái)，首個(gè)在整個(gè)計(jì)算棧建立統(tǒng)一優(yōu)化目標(biāo)的縮放原理。該定律不再將晶體管面積，而是將“時(shí)間”本身作為技術(shù)進(jìn)步的核心衡量指標(biāo)，采用單一特征時(shí)間常數(shù)τ作為統(tǒng)一優(yōu)化目標(biāo)，覆蓋從單個(gè)開(kāi)關(guān)晶體管到數(shù)據(jù)中心工作負(fù)載、跨越十二個(gè)數(shù)量級(jí)的整個(gè)計(jì)算體系。論文展示了兩個(gè)量產(chǎn)級(jí)別的驗(yàn)證案例：在移動(dòng)SoC方面，邏輯折疊技術(shù)在相同器件節(jié)點(diǎn)下，實(shí)現(xiàn)了晶體管密度55%的階躍式提升，以及41%的能效增益；在AI系統(tǒng)方面，由內(nèi)存語(yǔ)義統(tǒng)一總線架構(gòu)、近封裝Hi-ONE光學(xué)I/O以及edge-to-surface 3D折疊技術(shù)共同構(gòu)成的協(xié)同設(shè)計(jì)技術(shù)棧，預(yù)計(jì)到2035年將實(shí)現(xiàn)超過(guò)100倍的硬件集成度增長(zhǎng)。